IMEC actualizó su cronograma de semiconductores y fijó el año 2038 como fecha para la producción de circuitos integrados de 0,3 nm. Este avance, aunque retrasado respecto a un plan anterior (2035), incluye una solución clave para superar los límites del silicio.

La industria no podrá depender solo de la fotolitografía para llegar a ese tamaño. Desde la generación A10 (2030-2031), el «contact poly pitch», que mide la distancia entre transistores, dejará de reducirse significativamente. Para aumentar la densidad, se requerirá apilar transistores, un enfoque llamado CFET (Complementary FET).

Esta tecnología no es novedosa, pero IMEC le da un plazo concreto. Los CFETs permiten integrar transistores de tipo n y p en una sola estructura, optimizando el espacio. Esto se conecta directamente con la fabricación de chips mediante máquinas UVE Hyper-NA, aún en desarrollo por ASML.

Los transistores GAA (Gate-All-Around), usados en 2 nm, seguirán siendo viables hasta la generación A10. Sin embargo, su evolución se detendrá, lo que impone un cambio de paradigma en el diseño de chips.

El retraso a 2038 implica una transición hacia arquitecturas más complejas, como los CFETs. Esta decisión refleja el esfuerzo por prolongar la vida útil del silicio en la era de los semiconductores.